Nous vous avions parlé en 2011 du concept de l'Hybrid Memory Cube. Sur le papier il s'agit d'un concept simple, superposer une couche logique de contrôleurs ...
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C'est toujours aussi peu clair tout ça.
 
Quelle largeur de bus?
HMC posé sur le circuit imprimé, ou posé via un "bus 3D" (une connexion BGA quoi) sur le processeur à alimenter ?
 
 
http://3.bp.blogspot.com/-xWeWEkqD [...] sung+1.jpg
http://fr.images.search.yahoo.com/ [...] r2=piv-web

Là il s'agit de puces disctinctes, que l'on peut en prime chainer sur un PCB, le but n'est pas de stacker contrairement à Wide IO.
 
Largeur des liens - de mémoire - 128bits, c'est précisé dans le PDF.

Merci.
Effectivement j'avais zappé qu'il y'avait de la lecture en pdf.
 
Mais ils n'expliquent pas comment on relie une seule puce à un bus de 128 lignes sans au moins utiliser de "package stacking".
 
J'imagine qu'elle doit être quasi accolée au processeur qu'elle doit alimenter.

c'est ca qu'il faudrait pour que les APU d'AMD prennent leur envole...
 
d'ailleurs, Intel absent mais AMD aussi...