Salut!
Je cherchais un article plus ou moins technique expliquant l'architecture du pentium M et sur pourquoi consomme-t-il tellement moins et affiche des performances si proche que le P4?
 
Et une autre question de conso : Pourquoi nvidia fait des chip qui chauffent tellement plus que ceux d'ati? Je conçois pas ce truc qu'on puisse faire qqch qui calcul tout aussi bien voir meme mieux et qui consomme moins?!
 
euh voila  
si qqn peut m'éclairer

pourquoi tel moteur est plus performant que l'autre tout en consomant moins? ba c'est pareil

les pentiums m sont hérités des pentium 3 je pense. l'essentielle différence réside en la qualité de gravure. je pense que les athlon mobiles sont simplement des 0.13µ qui sont très bien réussit au niveau chauffe. prend un 3200+ et underclocke le a 2000+: il consommera des miettes, pourtant un 2000+ et un 3200+ sortent exactement de la meme chaine, tout est dans la qualité de la série.  
 
pour le rapport nvidia/ati, le probleme est différent. pour moi le rapport nividia/ati est le meme que intel/amd, sauf qu'ati est un leader historique.

moui bon mais alors nvidia va mourrir c nul

 
c'est explications ne tiennent pas debout

PM aa une fréquence nettement plus basse que le P4 donc moins de consommation, mais ça n'explique pas tout.
Pour Nvidia, et ben la bête possède 220 millions transistors soit 50millions de plus que la puce ATI, de plus ATI utilise un procedé de fabrication Low-K qui évite les fuite d'électron et baisse donc les pertes (thermique) et consommation en général.

C'est ça le truc c'est d'arriver à obtenir la même
puissance de calcul avec 50millions de transistors en moins
mais les GF6 sont compatibles PS3

Les meilleurs articles là dessus sont malheureusement en anglais :
 
http://arstechnica.com/cpu/01q2/p4 [...] g4e-1.html
http://arstechnica.com/cpu/01q4/p4 [...] 4e2-1.html
http://arstechnica.com/cpu/004/pen [...] m-m-1.html
 
En résumé, Intel a voulu, pour des raisons marquetting, augmenter artificiellement la fréquence de son cpu grand public, afin de se débarasser d'AMD et de ses excellents Athlons.
L'allongement démusuré du pipeline, qui permet cette montée pénalise lourdement le rendement du cpu.
De plus Intel n'avais peut être pas prévu que le process 0,09 ne résoudrait pas les habituels problème de chauffe du cpu lors de la montée en fréquence. D'ailleurs un responsable d'IBM a déclaré que l'évolution des cpu ne se ferait quasiment plus sur la fréquce.
 

Là je suis moins expert pose ta question ici :
http://forum.hardware.fr/forum2.ph [...] 09&print=0
 
Je pense qu'Nvidia optimise moins ses gpu au niveau du process de gravure.

en français tu peux faire des recherches sur ce site, mais les articles sont beaucoup moins détaillés, et assez parcellaires, mais c'est une bonne initiation :
http://www.onversity.com/cgi-bin/p [...] =3&lalis=0
 
quelques articles ici aussi, en fraçias et de qualité :
http://www.x86-secret.com/index.ph [...] =3&topid=2

non, il a pas dit ça ! C'est complètement dingue ce que tous le monde arrive à faire dire à ce type !!  
 
http://www.eetimes.com/semi/news/s [...] 91&kc=2515
 
Il dit qu'il ne suffit pas de réduire les technos de gravure 130nm->90nm... mais qu'il faut innover. Mais il parle d'innovations au niveau process => SOI, strained-Si, metal gate, FinFET....
 
Il ne parle nul part d'innover au niveau du design des circuits, il ne parle _que_ des améliorations au niveau fabrication. Tout ce dont il dit c'est justement comment _continuer_ à monter les fréquences et/ou réduire la consommation.

 
Chuis pas d'accord avec ton interprétation...
 
Le SOI permet d'augmenter l'isolation, donc d'améliorer la finesse de gravure puisqu'elle se répercute systématiquement par une isolation moindre, quant au strained silicon ça me fait assez délirer puisque ça ne peut avoir aucune application à long terme... (ok, c'est beau d'écarter les électrons pour gagner en vitesse de propagation, mais ça induit une résistance non négligeable... )
 
Techniquement le passage de 130nm à 90nm améliore la fréquence max d'un transistor, et donc d'une architecture donnée de 44% (3.4->5.0), mais là où le passage du 0.35µ au 0.25µ, par exemple, a également permis une baisse substancielle du VCore et donc largement la dissipation thermique (2.8->2v, soit -50% de consommation), on atteint maintenant les limites actuelles de la réduction du VCore du fait des interférences EMI au sein même du processeur.
 
Une architecture telle que celle du P4 n'a plus aucune viabilité à long terme puisque les transistors commutent plus vite pour une même vitesse d'exécution, ce qui provoque donc une perte joule supérieure (le temps de commutation restant le même pour chaque transistor, il sera proportionnellement plus longtemps en "linéaire", et donc le rendement électrique sera nettement diminué).
 
D'autre part il semble qu'Intel ait oublié que la consommation et la dissipation sont les principaux freins à la montée en fréquence sur le Prescott, puisque les millions de transistors inutiles ne sont même pas déconnectés, alors qu'ils savent le faire depuis plusieurs années.

* le FD-SOI permet surtout  
1) de diminuer les capacités de jonction, ce qui diminue globalement les capacité que les transistors voient et permet d'accélérer la vitesse de commutation.
2) d'augmenter le couplage entre la grille et le canal. Ca permet, de un, augmenter le courant de drain pour une tension donnée, et de deux, d'atteindre une pente sous seuil quasi-idéale, ce qui permet d'avoir un rapport maximal entre le courant qd le MOS est passant et quand il est coupé. Pour ces deux paramètres, le gain est de 20-30%
3) l'isolation des MOS est moins complexe, on ne doit pas faire un puit N pour les P-MOS. On élimine l'effet de latch-up. On n'a plus de probème de migration des contacts métalliques au travers du drain/substrat.
4) diminuer les pertes en empechant des fuites par courant de substrat.
 
 
Le point 3 permet de simplifier la fabrication ou d'améliorer la fiabilité. Le point 1 permet d'augmenter en fréquence. Le point 4 diminue la consommation statique. Quand au point 2, il permet soit d'augmenter la vitesse si on garde les mêmes tensions (tout en diminant les courants de fuite), soit de faire des MOS avec des tensions de seuil bcp plus faible et donc de réduire la consommation, pour une vitesse équivalente et des pertes par courant de fuites équivalents.
 
Tout cela est valable pour le FDSOI, avec un design optimisé pour ce type de dispositif. Actuellement, le PDSOI n'a pas des caractéristiques aussi idéale, mais on va vers le FDSOI de toute façon.
(Sinon, il y a encore d'autres avantages: résistance à la température et aux radiations, plus des avantages pour des circuits intégrés analogiques qui n'interviennent pas ici)
 
* Le strained-Si consiste à écarter les atomes, pas les électrons évidement. Le courant dans un MOS est directement proportionnel à ce paramètre. Et ça réduit la résistance, ça ne l'augmente pas...
 
 

Oui, enfin, l'augmentation de fréquence ne peut pas être appliquée comme ça pour un circuit complet. Il y a d'autres paramètres qui limitent cette augmentation (lignes d'interconnexions...)
 
Pour les limites de tension, je sais pas si les interférences EMI sont vraiment une limite. Je me suis jamais renseigné sur la question.
Ce qui est certain, c'est qu'avec les technologie MOS actuelles, on est limité au niveau des transistors même. Le minimum est sans doute autour de 1V. Il faudra d'autres structures pour descendre plus bas (double-grille...)
 

ben oui, la consommation dynamique d'un circuit est proportionnel à sa fréquence    

c'est clair    
Mais rien ne prouve qu'ils ne servent vraiment à rien. Il doit bien en avoir un certain nombre nécessaire pour gérer les étages du pipeline en plus (=> registres supplémentaires...)
Mais bon, il est certain qu'il y en a qui servent à rien

est-ce qu'on peut esperer voir un jour des cartes nvidia a refroidissement passif aussi discret que ceux de saphire pour les 9600?

Le SOI a donc pour but d'augmenter la fréquence max d'un transistor, puisqu'elle est définie par les paramètres que tu cite (capacités "parasites", courants indésirables...)
 
Pour ce qui est des atomes/électons, j'ai extrapolé, puisque si on écarte les atomes, on écarte forcément les électrons, donc on augmente la résistance (analogie toute simple: fais 10m en velo, et 10km en velo, quel trajet consomme le plus d'énergie? les atomes étant plus éloignés il faudra plus d'énergie pour déplacer les électrons, donc augmentation de la résistance, à moins que ça ne soit la capacité? ) Dans tous les cas ça ne pourra avoir aucune application à long terme.
 
Enfin pour ce que j'appelle interférences EMI c'est plutôt les interférences électriques, mais à ces dimensions ça se rapproche fortement du magnétisme (et à bien y regarder, les techniques de gravure récentes n'ont-elles point fait chuter le VCore natif des circuits à finesse de gravure identique?)
 
Bon, je stoppe le HS là, tout ça pour dire que:
 
1) le procédé de fabrication détermine la qualité électrique du "support"
2) l'architecture elle-même définit la qualité thermique/électrique d'un composant
3) NVidia est encore en 0.15µ si je ne m'abuse sur les FX, là où ATI en est au 0.13µ
4) NVidia a eu la bonne idée d'augmenter excessivement la fréquence de ses puces pour compenser leur médiocre rendement
 
1+2+3+4 = NV38/500 consomme et chauffe plus que R360/400
 
Et également ce qu'a déjà décrypté Deltaden: un transistor donné consommera plus à une fréquence supérieure, donc les pertes sont inférieures sur le Pm comparé au P4 et ses pipes à rallonge à très haute fréquence.

c'est une très mauvaise analogie, désolé  
Les analogies de type "monde macroscopique" ne marche pas pour ce genre de problème.    
Il n'y a qu'un nombre limité d'électrons qui participent à la conduction; ceux-là sont très peu liés à leur atome (quasiment plus). On considère que tous ces e- réunis constituent une sorte de gaz d'électrons continu.
La conduction se fait alors par le mouvement de ce gaz.
Dans ces conditions, les atomes du réseau cristallin sont vus comme des obstacles au déplacement de ces e-. Plus les atomes sont espacés, plus ils peuvent se déplacer facilement, et moins il leur faut d'énergie pour aller de la source au drain du transistor => le courant est plus élevé pour une même tension.
 
Perso, je pense que c'est une technologie intéressante. Mais il semble qu'elle soit assez difficile à mettre en oeuvre.  
En tout cas, Intel est partis là dedant. IBM aussi apparement (leur 90nm est sensé être du Strained-Si sur SOI) et un type d'AMD avait l'air de dire qu'ils le feraient aussi. (d'ailleurs, ils ont déjà montré des MOS sur Strained-Si)