problème genérique en code VHDL

problème genérique en code VHDL - Divers - Programmation

Marsh Posté le 06-06-2014 à 00:52:15    

Bonsoir à tous ;
 
Mon programme concerne le produit de corrélation .pour 4 bits il marche  
 
Probléme : comment  faire le programme en generique  
 
j'essaye à le faire pour 8 bits mais j'ai quelques  soucis : :??:  
 
Vous pouvez m'aider si possible :
 
voici mon code :

Code :
  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. use ieee.numeric_std.all;
  4. entity correla is
  6. generic  (
  7.             longueur  : natural :=8 );
  10. port (
  11.          clk : in    std_logic ;
  12.          rst : in    std_logic  ;
  13.          data: in    std_logic_vector(11 downto 0)  ;
  14.           --code: in    std_logic_vector(15 downto 0 )  ;--for 4 bits
  15.          code: in    std_logic_vector((4*longueur)-1 downto 0 )  ;---for generic
  16.        
  17.             --Q   :out    std_logic_vector(17 downto 0) )  ;--for 4 bits
  18.          Q   :out   std_logic_vector((4*longueur)+1 downto 0)) ; ---for generic
  19. end entity ;
  21. architecture arch of correla  is
  22.        --type RAM is array (0 to 3) of std_logic_vector(3 downto 0) ; --for 4 bits
  23.        type RAM is array (0 to 3) of std_logic_vector(longueur-1 downto 0) ;---for generic
  24.      
  25.        --type ram16 is array (0 to 3) of signed(15 downto 0) ;--for 4 bits
  26.        type ram16 is array (0 to 3) of signed((4*longueur)-1 downto 0) ;---for generic
  27.        --type Rom is array (0 to 3) of signed(11 downto 0) ;--for 4 bits
  28.        type Rom is array (0 to 3) of signed((3*longueur)-1 downto 0) ;---for generic
  30.         signal voie :Rom ;
  31.         signal CD    : RAM;
  32.        
  33.         signal temp: ram16;
  34.      
  35.      
  36.        -- signal sum0   :signed (16 downto 0) ;
  37.          signal sum0   :signed (4*longueur  downto 0) ;---for generic
  38.         --signal sum1   :signed (16 downto 0) ;--for 4 bits
  39.         signal sum1   :signed (4*longueur downto 0) ;---for generic
  40.         --signal AB     :signed (17 downto 0) ;--for 4 bits
  41.         signal AB     :signed ((4*longueur)+1 downto 0) ;---for generic
  43.        
  44. begin
  45.    
  46.                                
  47.                            
  48.     --CD(0) <= code(15 downto 12);--for 4 bits
  49.     --CD(1) <= code(11 downto 8);--for 4 bits
  50.     ---CD(2) <= code(7 downto 4);--for 4 bits
  51.     --CD(3) <= code(3 downto 0); --for 4 bits
  52.    
  53.      AY:for j in 0 to 3 generate
  54.            CD(j)<=(code((longueur*j+(longueur-1)) downto (longueur*j)));---for generic
  55.       end generate AY ;
  56.    
  57.    
  58.      
  59.      etalement:process(clk,rst)
  60.          
  61.         begin
  62.                   if(rst='1') then
  63.                      Q  <=(others=>'0');
  64.                    
  65.                      F:for k in 0 to longueur-1 loop ---for generic
  66.                           temp(k)<=x"0000";
  67.                        end loop ;
  68.                      --temp(0)<=x"0000";--for 4 bits
  69.                      --temp(1)<=x"0000";--for 4 bits
  70.                      --temp(2)<=x"0000";--for 4 bits
  71.                      --temp(3)<=x"0000";--for 4 bits
  73.                    else
  74.                         if(clk'event and clk ='1') then
  75.                               voie(0)<=signed(data) ;
  76.                              
  77.                               B:for L in 1 to 3 loop
  78.                                  voie(L)<=voie(l-1);---for generic
  79.                                end loop ;
  80.                              
  81.                               --voie(1)<=voie(0);--for 4 bits
  82.                               --voie(2)<=voie(1);--for 4 bits
  83.                               --voie(3)<=voie(2); --for 4 bits
  84.                            
  85.                                    
  86.                                       for i in 0 to 3 loop
  87.                                       --for i in 0 to longueur-1 loop
  88.                                         temp(i) <= voie(i)*signed(CD(i));
  89.                                       end loop ;
  90.                                      
  91.                                        --sum0<= resize(temp(0),17)+temp(1) ;--for 4 bits
  92.                                        sum0<= resize(temp(0),(4*longueur)+1)+temp(1) ;---for generic
  93.                                        --sum1<= resize(temp(2),17)+temp(3) ;--for 4 bits
  94.                                       sum1<= resize(temp(2),(4*longueur)+1)+temp(3) ;---for generic
  95.                                
  96.                                         -- AB<=resize(sum0,18)+sum1 ;--for 4 bits
  97.                                          AB<=resize(sum0,(4*longueur)+2)+sum1 ;---for generic
  98.                                        
  99.                                          Q<=std_logic_vector(AB) ;
  100.                                                  
  101.                                  
  102.                              end if ;
  103.                      end if ; 
  104.                                    
  105.                        
  106.                      
  107.             end process ;
  108. end architecture ;


 
 
Merci d'avance .

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Marsh Posté le 06-06-2014 à 00:52:15   

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Marsh Posté le 06-06-2014 à 01:00:00    

la question :comment faire pour que le programme sera generique  
 
Merci encore une fois :sweat:

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Marsh Posté le 06-06-2014 à 10:30:24    

On ne peut rien faire pour toi si tu n'expose pas clairement:
- Qu'est ce qui doit être générique et qu'est-ce qu'il représente
- Quel est l'impact de ton générique sur la tailles des I/O du module
- Quel est l'impact de ton générique sur la taille de tes signaux internes
- Enfin, l'impact sur l'algorithme
 
Il y a d'ailleurs de grande chances que tu résolves de toi même ton souci après y avaoir répondu!
 
Aussi, je te l'ai déjà dis mais les noms de tes I/O et signaux doit être amélioré. On doit savoir de quoi il s'agit à la première lecture.
Pour nous qui ne sommes pas dans ta tête, c'est incompréhensible.
 
AUssi, les commentaires ne servent pas à commenter le code, mais à mettre des informations supplémentaires.

Message cité 1 fois

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sheep++
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Marsh Posté le 06-06-2014 à 14:57:55    

h3bus a écrit :

On ne peut rien faire pour toi si tu n'expose pas clairement:
- Qu'est ce qui doit être générique et qu'est-ce qu'il représente : je voudrais que mon code sera génerique ex:8,12,.....31
- Quel est l'impact de ton générique sur la tailles des I/O du moduleIl va changer la taille  ça depend code !! meme chose pour les signaux internes
- Quel est l'impact de ton générique sur la taille de tes signaux internes
- Enfin, l'impact sur l'algorithme
 
Il y a d'ailleurs de grande chances que tu résolves de toi même ton souci après y avaoir répondu!
 
Aussi, je te l'ai déjà dis mais les noms de tes I/O et signaux doit être amélioré. On doit savoir de quoi il s'agit à la première lecture.
Pour nous qui ne sommes pas dans ta tête, c'est incompréhensible.
 
AUssi, les commentaires ne servent pas à commenter le code, mais à mettre des informations supplémentaires.


 
J'écris sur une feuille comment les changements faites (signaux internes ,I/O ) mais je n'arrive pas comment la postuler !

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