Vous l'acheteriez cette DDR? - Overclocking, Cooling & Modding
MarshPosté le 21-08-2001 à 23:31:18
J'ai l'occasion d'avoir un lot de 3 barettes de 128 Mo DDR PC2100 pour 450 Fr. J'envisage une upgrade complete et je compte bien overclocker mon futur processeur. Voici les spécification de la DDR:
"c'est du chip samsung Features Double-data-rate architecture; two data transfers per clock cycle Bidirectional data strobe(DQS) Four banks operation Differential clock inputs(CK and CK) DLL aligns DQ and DQS transition with CK transition MRS cycle with address key programs - Read latency 2, 2.5 (clock) - Burst length (2, 4, 8) - Burst type (sequential & interleave) All inputs except data & DM are sampled at the positive going edge of the system clock(CK) Data I/O transactions on both edges of data strobe Edge aligned data output, center aligned data input LDM,UDM/DM for write masking only Auto & Self refresh 15.6us refresh interval(4K/64ms refresh) Maximum burst refresh cycle : 8 66pin TSOP II package Operating Frequencies -A2(DDR266A) -B0(DDR266B) -A0(DDR200) Speed @CL2 133MHz 133MHz 100MHz Speed @CL2.5 133MHz 133MHz - DLL jitter ±0.75ns ±0.75ns ±0.8ns *CL : Cas Latency "
Vous en pensez quoi ?
--------------- Il y a pire que de ne pas réussir, c'est de ne pas avoir essayé...
Marsh Posté le 21-08-2001 à 23:31:18
J'ai l'occasion d'avoir un lot de 3 barettes de 128 Mo DDR PC2100 pour 450 Fr.
J'envisage une upgrade complete et je compte bien overclocker mon futur processeur.
Voici les spécification de la DDR:
"c'est du chip samsung Features Double-data-rate architecture; two data transfers per clock cycle Bidirectional data strobe(DQS) Four banks operation Differential clock inputs(CK and CK) DLL aligns DQ and DQS transition with CK transition MRS cycle with address key programs - Read latency 2, 2.5 (clock) - Burst length (2, 4, 8) - Burst type (sequential & interleave) All inputs except data & DM are sampled at the positive going edge of the system clock(CK) Data I/O transactions on both edges of data strobe Edge aligned data output, center aligned data input LDM,UDM/DM for write masking only Auto & Self refresh 15.6us refresh interval(4K/64ms refresh) Maximum burst refresh cycle : 8 66pin TSOP II package Operating Frequencies -A2(DDR266A) -B0(DDR266B) -A0(DDR200) Speed @CL2 133MHz 133MHz 100MHz Speed @CL2.5 133MHz 133MHz - DLL jitter ±0.75ns ±0.75ns ±0.8ns *CL : Cas Latency "
Vous en pensez quoi ?
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Il y a pire que de ne pas réussir, c'est de ne pas avoir essayé...